評價

瑞鼎科技股份有限公司 數位IC設計工程師

工時狀況
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平日需要加班,假日有時候也要,不怕操的可以來,但是可以練功很扎實

工作內容
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一年約10顆IC RTL設計時間4天、5天、7天,最多不超過2周 RTL設計時間不包含驗證、FPGA驗證、Linting、Low power 規格會改來改去,可能早上是一版下午變成另一版 設計完若規格修改,你只能再重新設計,但設計時間維持不變 設計的途中你也需要一直處理客戶問題
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感謝大大無私分享

蒸的很蚌

真的非常謝謝你的分享!

很實用!

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